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综合 61

Chisel 是一个嵌入在 Scala 语言中的现代开源硬件描述语言（HDL）。它解决了传统硬件设计复用难、抽象层次低的问题，允许开发者借助 Scala 编写高可参数化的电路生成器，并能生成可综合的 Verilog 代码，适用于 ASIC 和 FPGA 数字逻辑设计。

Scala 4,834 667 2026-11-11

开发者工具数据分析与数据处理内容创作与媒体工具部署：待检测

综合 61

Chipyard 是基于 Chisel 的开源敏捷 RISC-V SoC 设计框架。它整合了顺序核（Rocket）、乱序核（BOOM）、向量单元和加速器（Gemmini、NVDLA 等），并集成软件 RTL 仿真、FPGA 加速仿真及自动 VLSI 流程，帮开发者快速构建并验证全功能定制芯片。

Scala 2,458 943 2026-11-10

AI 模型与开发框架自动化与工作流效率与办公工具部署：待检测